近日，南方科技大學深港微電子學院教授潘權團隊在高性能通信芯片設計領域取得重要進展，研究成果包括一款5G通信低功耗超寬帶通信芯片，一款高速有線通信低功耗注入鎖定時鐘信號恢復電路芯片和一款高速光通信芯片。相關論文分別發表于IEEE Solid-State Circuits Society的期刊IEEE Journal of Solid-State Circuits (JSSC)，IEEE Circuits and Systems Society 的期刊IEEE Transactions on Circuits and Systems (TCAS-I)，和國內高水平期刊Journal of Semiconductors (JOS)的2022年第一期封面文章。
近年來，由于5G 商用化的步伐加快和對毫米波技術的進一步研究，移動通信正迎來一個全新的時代。目前，世界各國對于5G通信頻段的劃分各不相同，除了已經獲得授權的頻段之外，還有一些未授權的頻段亟需開發。對于5G毫米波通信系統來說，超寬帶和低功耗一直都是重要指標。為了構建一個適用于5G應用的超寬帶毫米波收發器，頻率綜合器（PLL）是最重要的模塊，而注入鎖定分頻器（ILFD）就是毫米波PLL中亟待攻破的卡脖子部分。目前世界上已發表的毫米波ILFD都不能同時覆蓋所有5G授權和未授權的頻段。因此，一個可以同時支持全球所有頻段的超寬帶注入鎖定分頻器至關重要。潘權課題組以“Analysis and Design of Tuning-Less mm-Wave Injection-Locked Frequency Dividers with Wide Locking Range Using 8th-Order Transformer-based Resonator in 40 nm CMOS”為題的論文實現了世界上最寬的鎖定范圍和最高的能效比，可以覆蓋全球所有5G毫米波頻段，整體性能達到世界領先水平，為毫米波領域注入鎖定分頻器設計提供了一個可行方案，對5G通信的高頻段多頻帶應用有著實際意義。
值得一提的是，在不影響電路性能的前提下，團隊特意把芯片版圖設計成三朵花的形狀，期望南科大未來在芯片領域有更多獨立自主的高質量科研成果。
圖1.三款芯片的顯微圖
南科大深港微電子學院科研助理姜棋耀為論文第一作者，潘權為唯一通訊作者，南科大為論文第一單位。本工作得到了國家自然科學基金、廣東省自然科學基金和深圳市發展改革委員會項目的支持。
在高速芯片技術飛速發展的當下，時鐘數據恢復技術作為通信系統的基礎模塊，保障了實際可用的可靠帶寬，在工業生產中舉足輕重。潘權課題組碩士研究生肖文博、博士后黃奇偉、Hamed Mosalam等采用40nm CMOS工藝，成功設計并驗證了一款低功耗注入鎖定型數據時鐘恢復電路（ILCDR）。該成果以“A 6.15-10.9 Gb/s 0.58pJ /bit Reference-Less Half-Rate Clock and Data Recovery with ‘Phase Reset’ Scheme”為題發表。論文提出一種高效的“Phase Reset”（相位復位）方法以周期性對齊時鐘和數據上升沿的相位。其中，頻率誤差可通過比較數據上升沿和對齊后的時鐘來提取。同時，使用低功耗兩級注入鎖定型環形數控振蕩器在提供四相交軸時鐘的同時顯著地減少了功耗?；谶@種架構搭建的CDR在提供0.9V電壓的條件下功耗僅為5.8mW，經測量高頻抖動容限（JTOL）為0.15UIpp。并且，提出的CDR在能量效率上實現重大提升，能效比為0.58pJ/bit，達到國際同類型電路最佳水平。
圖2.新型超低功耗CDR系統架構圖
南科大深港微電子學院碩士研究生肖文博和博士后黃奇偉為論文共同第一作者，潘權為唯一通訊作者，南科大為論文第一單位。本工作得到了國家自然科學基金、廣東省自然科學基金和深圳市發展改革委員會項目的支持。
隨著云計算設備和多媒體設備數目的飛速增長，人們對傳輸速率的要求越來越高，相較于傳統的銅互連電路，高速光通信電路憑借其穩定、高能效和極低的信道損耗等優點被廣泛用于各大數據中心?？缱璺糯笃鳎═ransimpedance Amplifier，TIA）是高速光通信電路的核心模塊。在傳統TIA中，光電二極管較大的寄生電容會顯著影響帶寬，若通過犧牲增益來換取帶寬會帶來較大輸入噪聲，嚴重影響信號傳輸質量。同時，傳統TIA架構會消耗較大的功耗，這無疑給高速光通信電路的設計帶來了更大的挑戰。潘權課題組以“A 58-dBΩ 20-Gb/s inverter-based cascode transimpedance amplifier for optical communications”為題的論文提出基于反相器的Cascode架構TIA，利用Cascode結構的高增益來降低輸入阻抗和等效噪聲電流，進而提升TIA的帶寬和靈敏度。此外，電路還采用了串聯電感峰化和負電容補償等多種手段提高電路帶寬，大大提升了電路的傳輸速率。該研究中，電路采用TSMC 65nm工藝，在58 dBΩ的增益下，數據傳輸速率達到20Gb/s，而功耗僅為4 mW，FoM高達454。
圖3.TIA電路結構圖以及芯片照片及其測試結果
南科大深港微電子學院2019級碩士研究生羅雄師論文第一作者，潘權為通訊作者，南科大是論文唯一單位。本工作得到了國家自然科學基金、廣東省自然科學基金和深圳市發展改革委員會項目的支持。
論文鏈接：
1、 https://ieeexplore.ieee.org/document/9728743
2、 https://ieeexplore.ieee.org/document/9585315
3、http://www.jos.ac.cn/article/doi/10.1088/1674-4926/43/1/012401
來源：南科大深港微電子學院
