更高電壓、更高效率、更高功率密度代表了電力電子器件技術的發展主題。近年來新興的寬禁帶半導體材料成為工業界的熱點，憑借優越的材料特性為電力電子器件技術帶來了新的發展動力，其中以 SiC 為代表的寬禁帶半導體的技術成熟度較高，在一些應用領域開始逐步取代硅基電力電子器件。4H-SiC 的禁帶寬度幾乎為硅的 3 倍，其本征載流子濃度遠低于硅; 熱導率也達到硅的 3 倍，因而更加適合高溫、高電壓工作; 10倍于硅的擊穿場強使 SiC 更適合制作高壓器件，能夠突破硅器件擊穿電壓的極限，達到 10 kV 甚至 20 kV 以上［1］。高擊穿場強使器件具有厚度更薄、摻雜濃度更高的漂移層，實現更低的比導通電阻和更高的導通電流密度。SiC MOSFET( metal-oxide-semiconductor field-effect transistor，MOSFET) 不需要采用超結等復雜結構就可以實現遠低于同電壓等級硅 MOSFET 的比導通電阻。與此同時，作為單極型器件，SiC MOSFET 具有比同電壓等級硅 IGBT( 絕緣柵雙極型晶體管) 更低的開關損耗，從而實現更高的開關頻率和更高的功率密度。

 

SiC MOSFET 是目前最為成熟、應用最廣的 SiC 功率開關器。但是，SiC MOSFET 的溝道遷移率低的問題仍然比較突出，對于中低壓器件( 650 ～ 1 700 V) 溝道電阻占總導通電阻的比例較高。羅姆和英飛凌采用溝槽結構 SiC MOSFET［2-3］，沒有 JFET( 結型場效應管) 區，具有更高的溝道密度，同時溝道所在 SiC 晶面具有較高的溝道遷移率，因此能夠實現更低的比導通電阻。而 Cree 和意法采用平面結構 SiC MOSFET，通過優化器件的結構設計，實現了性能和可靠性俱佳的產品技術，得到了廣泛的應用。Cree 發布的第三代平面結構 SiCMOSFET［4］，1 200 V 產品的比導通電阻僅為 2． 7 mΩ·cm2，在高壓領域也顯示出優越的性能，10 kV 和 15 kV器件的比導通電阻分別為 123 mΩ·cm2 和 208 mΩ·cm2，接近單極型 SiC 器件的理論極限。

 

為建立性能優越、可靠性滿足工程應用要求的 SiC 電力電子器件產品技術，南京電子器件研究所( NEDI) 一直從事 SiC MOSFET 器件結構設計和關鍵工藝技術的開發，2017 年研制出 1 200 V SiC 功率MOSFET 器件［5］，擊穿電壓達 1 800 V，比導通電阻 8 mΩ·cm2。近年來通過對器件結構設計和關鍵工藝技術的不斷優化，SiC MOSFET 器件性能得到了明顯提升，器件阻斷電壓也得到了大幅度擴展。本文介紹了本團隊在 SiC 功率 MOSFET 開發方面的最新成果。

為了實現高阻斷電壓，同時保證器件高可靠性，研制的 SiC 功率MOSFET 器件采用 DMOS 結構，如圖 1所示為 SiC MOSFET 單胞的剖面結構示意圖。SiC MOSFET 器件的導通電阻主要包括: 源極歐姆接觸電阻、溝道電阻、JFET 區電阻、外延漂移區電阻、襯底電阻以及背面漏極歐姆接觸電阻。中低壓( 650 ～ 1 700 V)SiC MOSFET 器件的總導通電阻中溝道電阻占比較高，采用較小單胞尺寸以提高溝道密度，同時通過柵氧介質形成工藝的改進提升溝道遷移率，并采用長短溝道從而進一步降低溝道電阻。對于擊穿電壓超過 6 500 V的高壓 SiC MOSFET 器件，總導通電阻中 JFET 區電阻和外延漂移區電阻的比例顯著增大，前者可以通過JFET 區選擇摻雜來降低，而降低后者則需要采用較高的摻雜濃度和較低的外延層厚度。圖 2 展示了在不同外延層厚度條件下，通過仿真獲得的 SiC 器件擊穿電壓與外延摻雜濃度的關系，從理論上指導高壓 SiCMOSFET 器件外延結構的設計。高壓 SiC MOSFET 的總導通電阻中溝道電阻占比降低，采用了較大單胞尺寸較長的溝道以降低工藝難度，改善器件的阻斷特性。器件的終端保護采用了易于實現、重復性更好的場限制環終端結構，通過調整保護環的數量、間距以滿足不同擊穿電壓器件的研制要求。

 

 

SiC DMOSFET 的加工工藝主要由三次離子注入工藝組成。器件的 pwell 區由高能鋁離子注入形成，深度達 0． 7 μm，為確保高壓阻斷狀態下 pwell 區域不被穿通，選用了較高的注入劑量。通過高劑量氮離子注入形成器件高摻雜 n + 源區，并通過這兩次離子注入形成 0． 5 ～ 1． 0 μm 長的 MOS 溝道。p + 歐姆接觸區和終端保護環由高劑量鋁離子注入形成。所有注入離子通過 1 650 ℃ 高溫退火激活，采用了石墨層作為高溫退火工藝中的表面保護。50 nm 厚的柵氧介質由干氧氧化工藝形成，并通過 NO 高溫氮化處理來降低柵氧介質界面態密度，提高溝道遷移率［5］。采用 LPCVD 淀積摻雜多晶硅形成器件柵電極后，通過 Ni 合金退火形成源和漏極歐姆接觸，淀積了 0． 7 μm 厚的氧化層作為隔離介質，分別采用鋁和銀作為正面和背面電極金屬層。 
 

在 6 英寸( 152． 4 mm) SiC 襯底上生長了 10 μm 厚摻雜濃度為 1 × 1016 cm － 3的 n 型外延材料，采用 9 μm的單胞尺寸和長度為 0． 5 μm 的溝道，研制了 1 200 V /80 mΩ SiC MOSFET 器件，芯片的有源區面積為6 mm2。常溫下該器件的導通特性測試結果如圖 3( a) 所示，在柵源電壓 VGS = 20 V、源漏電壓 VDS = 1． 6 V 時源漏導通電流為 20 A，導通電阻 80 mΩ。計算得到器件的比導通電阻為 4． 8 mΩ·cm2，與 2017 年報道的結果［5］相比取得了較大的改善，通過柵氧前氮注入與柵氧后氮化退火相結合的工藝實現了溝道遷移率的明顯提升［6］，同時采用更小的單胞尺寸提高了溝道密度。圖 3( b) 顯示了 1 200 V /80 mΩ SiC MOSFET 器件的阻斷特性測試結果，表現出低漏電和穩定雪崩擊穿特性，VGS = 0 V、VDS = 1 200 V 時，漏源泄漏電流僅為0． 2 μA，源漏擊穿電壓達到 1 500 V 以上。

解決閾值電壓和體二極管的穩定性問題是 SiC MOSFET 器件可靠性的兩項重要挑戰。在環境溫度150 ℃、柵極偏置電壓 － 10 V 的應力條件下，如圖 4 所示經過 168 h 的高溫柵偏( HTGB) 可靠性實驗，SiC MOSFET 器件的閾值電壓的負向漂移量小于 0． 1 V。在環境溫度 150 ℃、柵極偏置電壓 + 20 V 的應力條件下，經過 168 h 的高溫柵偏可靠性實驗，SiC MOSFET 器件的閾值電壓的正向漂移量小于 0． 3 V，而且最大的正向漂移發生在實驗開始后 10 h 以內。SiC MOSFET 器件的體二極管也經受了在環境溫度 150 ℃、1 000 h的穩態工作壽命考核，顯示出良好的穩定性。圖 5 顯示了 1 200 V /80 mΩ SiC MOSFET 體二極管穩態壽命實驗結果，在環境溫度 150 ℃、導通電流 10 A 的應力條件下，在 168 h 的實驗過程中體二極管的正向電壓的漂移量小于 0． 1 V，實驗后器件的導通電阻和泄漏電流未發生明顯變化。

在 6 英寸( 152． 4 mm) SiC 襯底上生長了 60 μm 厚摻雜濃度為 1． 2 × 1015 cm － 3 的 n 型外延材料，采用12 μm的單胞尺寸和長度為 1 μm 的溝道。研制的 6． 5 kV /150 mΩ SiC MOSFET 擊穿電壓達 7． 8 kV，在阻斷

電壓為 6． 5 kV 時漏電流小于 2 μA，有源區面積 35． 6 mm2，比導通電阻 53 mΩ·cm2。采用自主設計的封裝結構和自主 SiC MOSFET 及 SiC SBD 芯片研制出 6． 5 kV /400 A SiC MOSFET 功率模塊，該款模塊由 20 顆 6． 5 kV SiC MOSFET 和 16 顆 6． 5 kV SiC SBD 并聯封裝組成。模塊的內部結構如圖6( a) 所示，采用 15 mil( 0． 381 mm) 鋁線進行電路連接( 芯片與 DBC 之間) 。芯片、DBC、銅板焊接回流完成后，安裝到對應的塑膠殼體中，并注入具有保護和絕緣功能的硅凝膠。模塊封裝完成后實物如圖 6( b) 所示，模塊尺寸為 130 mm × 140 mm × 48 mm。 

室溫下 6． 5 kV /400 A SiC 功率 MOSFET 模塊的導通性能測試結果如圖 7( a) 所示，當柵極電壓 VGS = 20 V、漏源極電壓 VDS為 3． 5 V 時，模塊導通電流達 400 A。如圖 7( b) 為室溫下 6． 5 kV /400 A SiC 功率MOSFET 模塊阻斷性能的測試結果，測試過程中柵極和源極短接，在阻斷電壓 6． 5 kV 時模塊漏電流小于 20 μA。

 在 4 英寸( 101． 6 mm) SiC 襯底上分別生長了厚度為 100 μm、摻雜濃度 8 × 10 14 cm － 3 和厚度為150 μm、摻雜濃度 6 × 10 14 cm － 3 的 n 型外延材料，采用 12 μm 的單胞尺寸和長度為 1 μm 溝道開展了10 kV和 15 kV SiC MOSFET 器 件 制 備。研 制 的 10 kV /10A SiC MOSFET，其 芯 片 尺 寸 為 9． 2 mm ×9． 2 mm，有源區面積30 mm2，采用總寬度為 1． 2 mm 的浮空場限環結構作為終端保護結構。阻斷特性測試結果顯示器件擊穿電壓達 11． 6 kV，當柵極電壓 VGS為 20 V、漏源極電壓 VDS為 5 V 時，器件導通電流為10． 7 A，對應的 ＲON，SP為144 mΩ·cm2。研制的 15 kV /10 A SiC MOSFET 采用了相同的芯片和有源區尺寸，為提升擊穿電壓，將場限環終端總寬度增大到 1． 5 mm。圖 8( a) 和圖 8( b) 分別為室溫下 15 kV SiC MOSFET 的導通和阻斷性能測試結果，漏源極電壓 VDS為 6． 5 V 時導通電流達 9． 6 A，對應的比導通電阻

為 204 mΩ·cm2，為目前見諸報道的最高水平; 器件的擊穿電壓達 15． 5 kV，VGS = 0 V、VDS = 15 kV 時，漏源泄漏電流為10 μA，擊穿電壓達 15． 5 kV。

本文通過對比 CＲEE 公司與南京電子器件研究所研制的不同耐壓級別的 SiC MOSFET 器件，觀察各SiC MOSFET 器件的比導通電阻與擊穿電壓的關系，如圖 9 所示，發現器件的總體趨勢接近單極型 SiC 器件的理論極限。本文研制的 1． 2 kV、6． 5 kV、10 kV以及 15 kV SiC MOSFET，其比導通電阻分別達到4． 8 mΩ·cm2、53 mΩ · cm2、144 mΩ · cm2 和204 mΩ·cm2，逐 步 縮 小 了 與 國 際 先 進 水 平 的差距。